Les partenaires de L’IRT Nanoelec, (CEA-Leti, STMicroelectronics et Mentor Graphics) ont créé une puce 3D innovante appelée « NoC3D », afin de démontrer l’utilisation de la technologie d’empilement 3D dans des systèmes numériques complexes sur puce (appelés « Systems-On-Chip : SoC »).
La puce NoC3D est basée sur une puce 2D qui peut être utilisée dans une application « stand-alone », tout comme dans un empilement 3D contenant plusieurs puces, dans le but de multiplier les performances de traitement du système. Le nouveau prototype d’analyse thermique Calibre® de Mentor Graphics®, permet une analyse et la visualisation des effets thermiques mesurés et simulés de la puce 3D, coeur de la plateforme de démonstration réalisée.
« La technologie mise au point pour cette réalisation peut être utilisée et adaptée facilement à des applications mixant plusieurs technologies, comme des imageurs et des émetteurs-récepteurs RF, ou pour du traitement numérique complexe, tel que les composants programmables et les processeurs de calcul haute performance », a déclaré Severine Cheramy, directrice de programme 3D à l’IRT. « Parallèlement à ces résultats, nous travaillons sur des développements pour une technologie 3D à pas plus fins que ceux utilisés dans le démonstrateur NoC3D afin d’augmenter la densité des interconnexions 3D, ainsi que sur des solutions pour la dissipation thermique, le collage temporaire et la gestion des contraintes mécaniques. »
La technologie d’empilement 3D est une solution prometteuse pour améliorer à la fois les performances et la densité d’intégration sans nécessiter de transition vers le nœud technologique supérieur. Cela permet d’intégrer différentes technologies et d’autoriser l’utilisation de puces de petite taille afin d’améliorer la modularité et d’augmenter le rendement. Dans un système SoC 2D complexe et classique, le nœud technologique est défini par la fonction la plus complexe et la méthodologie de réutilisation se fait au niveau IP. Un système 3D associe plusieurs technologies et la méthodologie de réutilisation peut être réalisée au niveau de la puce élémentaire (« chiplet »).
La puce NoC3D a été définie et conçue par le Leti, avec le soutien direct de STMicroelectronics, au moyen d’un kit de conception 3D additionnel spécifique et d’un ensemble d’outils de vérification 3D fourni par Mentor Graphics. La technologie CMOS, la technologie 3D et le packaging ont été réalisés par ST et le Leti, avec une approche « via-middle » au niveau de la technologie CMOS 65 nm. La plateforme de test et de démonstration est le résultat d’un travail de développement commun des trois partenaires.
Ces résultats ont donné lieu à une Publication 3D Noc acceptée à l’élective conférence ISSCC’2016 qui aura lieu du 31 janvier au 4 février 2016 à San Francisco.
P. Vivet, Y. Thonnart, R. Lemaire, E. Beigné, C. Bernard, F. Darve, D. Lattard, I. Miro Panades, C. Santos, F. Clermidy, S. Cheramy, F. Pétrot, E. Flamand, J. Michailos, “A 4x4x2 Homogeneous Scalable 3D Network-on-Chip Circuit with 326 MFlit/s 0.66 pJ/bit Robust and Fault Tolerant Asynchronous 3D links”, ISSCC’2016, San Francisco, Feb 2016.